集積回路工学

定期試験のやり方を所定用紙による手書きメモの持ち込み可に変更します。用紙は１２月以降の講義の時間に配布します。
事務処理手続き上の関係で所定用紙以外の用紙の持ち込みは禁止です。(11/2)
10/15の一番の問題を訂正しました。(11/2)
10/29の文章を訂正しました。(11/2)
12/3授業アンケートをとります。(10/26)
演習の解答に誤りを見つけたときは、すみやかに連絡して下さい。(一件あたり1000円の図書券を進呈致します^^;;
Knuth先生ならおそらくそうおっしゃるでしょう。)(10/6)
この講義では出席はとりません。(9/21)
定期試験は持ち込み不可です。(9/21)

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9/24

1. 集積回路の歴史
2. 集積回路の製造工程

参考となるURL
プレーナー特許、キルビー特許
集積回路
マスクパターン
レイアウト設計

演習と解答：

1. 単位面積あたりのトランジスタ数を集積度という。今、2年ごとに集積度が2倍になるとする。1966年に集積回路あたりのトランジスタ数が100であったとする。2002年では同一面積の集積回路のトランジスタ数を求めよ。(25.6MTr。ムーア則(Gordon Moore, 1965)によれば集積度は18-24ケ月で2倍になる。)
2. 集積回路の設計の流れは教科書(p.4)の図1.3で示される。この設計の流れはデジタル集積回路の設計の流れを表している。集積回路には他にアナログ集積回路がある。アナログ集積回路とデジタル集積回路のちがいを説明しなさい。（連続値を連続値のままで信号処理するのがアナログ集積回路。離散値を離散値のままで信号処理するのがデジタル集積回路。ではA/D、D/A変換器は?!）

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10/1

1. アナログとデジタル
2. アナログ集積回路とデジタル集積回路
3. MOSトランジスタとバイポーラトランジスタ
4. MOSキャパシタとMOSトランジスタ

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10/8

1. 流体モデルによる「MOSキャパシタ」の動作説明。
2. 流体モデルによる「MOSトランジスタ」の動作説明。
3. 一次元モデルによる「MOSトランジスタ」のドレイン電流式の導出。

演習と解答：

1. L=100μm、W=100μmの大きさの電極をシリコン酸化膜の上に形成しMOSキャパシタを集積化した。シリコン酸化膜の厚さToxをTox=25nm、真空の誘電率ε0をε0=8.85[pF/m]、シリコン酸化膜の比誘電率εsio2をεsio2=3.9として、このMOSキャパシタの容量値Cを求めなさい。(C=13.8[pF])
2. キャリアの速度vは電界Eに比例しその比例定数をμとすると、v=μ×Eとなる。μは移動度と呼ばれている。vの単位を[m/sec]、Eの単位を[V/m]としたとき移動度の単位を示しなさい。([(m×m)/(V×sec)])

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10/15

1. 一次元モデルによる「MOSトランジスタ」のドレイン電流式の導出。
2. 比例縮小の効果（Mooreの経験則を裏付けるトランジスタサイズの意味）。

演習と解答：以下の式の表し方で5^(2)は5×5です。

1. MOSトランジスタのドレイン電流Idsは飽和領域ではIds=(1/2)κ(w/L)(Vgs-Vth)^(2)となる。ここでκはトランスコンダクタンス係数、Vthは閾値電圧である。κはκ=μCoxで、μは移動度、Coxは単位面積あたりの酸化膜容量である。(1)κの単位を示しなさい。(2)κ=50μ[κの単位は(1)]、L=1um、W=10um、Vth=0.7VであるMOSトランジスタのVgs=0.7V、Vgs=1.7Vでのドレイン電流を計算しなさい。（(1)A/V^(2),(2)Ids=0A,500μA）
2. 移動度μがμ=0.01[m^(2)/(Vs)]、ドレイン・ソース間距離であるチャネル長が1μmのMOSトランジスタのドレイン・ソース間に1Vの電位差を与えた。このときキャリアである電子の走行速度vを求めなさい。（v=0.01×1/1μ=10^(-4)[m/s]=0.1[mm/s]）

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10/22

1. 比例縮小の効果（Mooreの経験則を裏付けるトランジスタサイズの意味）。
2. スイッチング代数基礎。
3. CMOS複合ゲートのスイッチング代数による生成手順。

演習と解答：

1. 100V電源の2本の線の間に複数のスイッチと電球をつなぎ、一階と二階の両方で電球をON/OFFできるスイッチ回路を作りなさい。（授業中の演習とする）
2. 作った回路のタイセットとカットセットを示し、対応する論理関数を示しなさい。（授業中の演習とする）

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10/29

1. 論理関数の図式表現
2. CMOS論理とスイッチング代数。NMOSTr=>メイクコンタクトリレー、PMOSTr=>ブレークコンタクトリレー
3. CMOS複合ゲートのスイッチング代数による生成手順。

演習と解答：

1. P=x(~y)w、Q=xywの時、P+Qを求めなさい。ただし~は否定を表すとする。
2. x、y、wを入力としてzを出力とする論理ゲートが論理関数z=~((x+y)w)に 従って動作するとする。この論理関数のカルノー図を作成しなさい。 カルノー図に従ってCMOS複合ゲートを作りなさい。

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11/5

1. CMOS複合ゲートのスイッチング代数による生成手順。
2. 数の表現。(二進数、グレーコード)
3. 半加算器と全加算器

演習と解答：

1. NANDゲート、NORゲートの真理値表よりカルノー図を作りなさい。
2. NANDゲート、NORゲートのカルノー図より、セルの値が１となる論理式と０となる論理式をそれぞれ簡略化しなさい。
3. 論理１を表す電源ラインと信号線の間に簡略化されたセルの値が１となる論理式に従うスイッチ回路をPMOSトランジスタにより作成しなさい。
4. 論理０を表すグランドラインと信号線の間に簡略化されたセルの値が０となる論理式に従うスイッチ回路をNMOSトランジスタにより作成しなさい。
5. 二進数で表されている数００１０をグレーコードに変換しなさい。
6. 半加算器の真理値表を作りなさい。２入力をAi,Biとしたとき、出力Siと桁あげ信号Ci+1を生成する論理式を求めなさい。

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11/12

1. 演習：z=~((x+y)w)を満たすCMOS複合ゲートを作りなさい。（出席者のだれかにあてます。）
2. グレーコードの一意性。
3. 論理ゲートを組み合わせて作られる半加算器と全加算器の作成方法。
4. 全加算器を組み合わせて作られるnビット加算器の作成方法。

演習と解答：

1. nビット加算器の最下位桁の演算を行なう全加算器の、下位桁からの桁あげ信号の処理方法について述べよ。（論理0を入力する）
2. nビット加算器の最上位桁の演算を行なう全加算器の、上位桁への桁あげ信号の処理方法について述べよ。（バスラインがnビットであれば、上位桁への桁あげ信号はバスラインに戻すことができないので、オーバーフロー検出信号に利用される。）

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11/19

1. 半加算器（HA）の真理値表の作成とゲートレベルの論理回路の作成。（出席者のだれかにあてます。）
2. 全加算器（FA）の真理値表の作成とゲートレベルの論理回路の作成。（出席者のだれかにあてます。）
3. ４ビット加算器の作成。
4. 『補数』による負数の表現。
5. 1の補数と2の補数。

演習と解答：

1. 半加算器（HA）をINVERTERゲート,NORゲート,NANDゲートを用いて回路の作成しなさい。
2. n桁の２進数の最大値は？（2^(n-1)-1）

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11/26

1. 1の補数と2の補数。（復習）
2. (A)+(B)の計算について。数は正負を取りうるとしたときの問題について考える。 1の補数と2の補数では正しい答えを得るための工夫が異なる。
3. オーバーフローの処理。この場合は正＋正と異なり結構面倒。
4. ４ビット加算器を改良した４ビット加減算器の作成。

演習と解答：

4桁の数について,以下の問いに答えよ。

1. 表すことのできる最大数を示しなさい。
2. 3-2、4-5のそれぞれについて1の補数と2の補数を利用して答えを求めよ。
3. ４ビット加減算器のオーバーフローを検出する論理回路を作成せよ。

答えは講義のなかで示します。

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12/3

1. ４ビット加算器を改良した４ビット加減算器の作成。
2. 加減算器の高速化。（２つの補助関数の利用によるキャリー先見加算器の作成）
3. パスゲートロジック、ワイヤード演算
4. 乗算モジュールの作成。

演習と解答：

4桁の数について,以下の問いに答えよ。

1. 桁上げ生成関数、桁上げ伝搬関数について説明しなさい。
2. パスゲートとワイヤード演算により、乗算と加算の演算を実現する方法について述べなさい。